Qualcomm thử nghiệm thành công chip HBC đột phá, giải quyết điểm nghẽn bộ nhớ AI

Qualcomm đã thông báo rằng silicon High Bandwidth Compute (HBC) thế hệ đầu tiên của họ đã được kiểm chứng tại phòng thí nghiệm ở San Diego, mang lại cho công ty bằng chứng phần cứng ban đầu về thiết kế bộ nhớ hướng đến suy luận AI. Con chip này dường như đã chạy toàn bộ đường dẫn đọc-ghi bộ nhớ và các phép tính gần bộ nhớ ở kích thước đại diện cho sản xuất, sử dụng thiết bị kiểm tra tự động tiêu chuẩn ngành với trọng số và kích hoạt ngẫu nhiên.

Nhà sản xuất chipset này dự kiến sẽ cung cấp mẫu Dragonfly AI250 trong nửa đầu năm 2027.

Mục tiêu là băng thông bộ nhớ, điều mà Qualcomm gọi là một hạn chế trung tâm đối với việc suy luận LLM vì mọi token được tạo ra đều yêu cầu dữ liệu mô hình phải được cung cấp cho các đơn vị tính toán. Khi hoạt động ở quy mô trung tâm dữ liệu, năng lượng và độ trễ của quá trình di chuyển đó ảnh hưởng đến thông lượng, mức tiêu thụ điện năng và tổng chi phí sở hữu. HBC nhằm mục đích giải quyết vấn đề này bằng cách đặt tính toán gần bộ nhớ hơn để cắt giảm việc di chuyển dữ liệu và nâng cao băng thông hiệu quả.

Thiết kế HBC của Qualcomm xếp chồng các đế LPDDR công suất thấp lên trên đế cơ sở tăng tốc AI hoạt động bằng cách liên kết wafer-to-wafer, giúp thu nhỏ khoảng cách dữ liệu di chuyển từ mili-mét xuống chỉ còn micro-mét. Theo báo cáo của HotHardware, cách tiếp cận này giúp băng thông bộ nhớ hiệu quả tăng gấp 18 lần so với LPDDR5X và gấp hơn 5 lần băng thông trên mỗi watt theo thông số kỹ thuật HBM4 dự kiến.

Tuy nhiên, những cải tiến về hiệu suất thấp hơn một chút so với mức chuẩn 6x mà Qualcomm đã dự báo trước đó. Chú thích của chính công ty có trụ sở tại San Diego cho biết các số liệu này là ước tính dựa trên kết quả silicon được đo lường được chuẩn hóa theo điều kiện hoạt động mục tiêu và được so sánh với các thông số kỹ thuật sản phẩm cạnh tranh đã công bố, và hiệu suất cuối cùng có thể thay đổi tùy theo việc triển khai, khối lượng công việc và cấu hình hệ thống.

Qualcomm cũng mô tả một chương trình theo giai đoạn kéo dài từ kiến trúc, phát triển quy trình, phương tiện thử nghiệm, xác thực silicon và tích hợp sản phẩm, đồng thời cho biết họ đã làm việc với các đối tác xưởng đúc và lắp ráp để đủ điều kiện liên kết wafer-to-wafer. Để giải quyết các khiếm khuyết trong các lớp chồng lên nhau, thiết kế bao gồm khả năng dự phòng và ánh xạ lại, cho phép nó khắc phục bộ nhớ bị lỗi. Nhà sản xuất chipset cũng chỉ ra hơn một thập kỷ công việc bộ nhớ trên logic, bao gồm việc thương mại hóa liên kết trực tiếp DRAM lên logic và một tay định hình các tiêu chuẩn JEDEC LPDDR.

Các sản phẩm thương mại của Qualcomm dự kiến sẽ sử dụng ngăn xếp DRAM bốn lớp, tăng từ mức hai lớp. Nói về các sản phẩm, Dragonfly AI250 được nhắm mục tiêu lấy mẫu vào nửa đầu năm 2027 và sẽ nằm trong cơ sở hạ tầng suy luận Dragonfly Rack của Qualcomm. Về thông số kỹ thuật, phần cứng bao gồm một giá đỡ làm mát bằng chất lỏng đầy đủ với 38,6TB bộ nhớ và 7,4 petabyte trên giây băng thông hiệu quả.

Chiến lược ra mắt nội bộ của Qualcomm sẽ chuyển sang phía máy chủ khi họ có kế hoạch triển khai CPU máy chủ C1000 dựa trên Oryon vào năm 2027, tiếp theo là HBC thế hệ tiếp theo trong Dragonfly AI300 vào năm 2028. Mặc dù đây chắc chắn là một cải tiến, nhưng điều quan trọng cần ghi nhớ là các kết quả này đến từ phòng thí nghiệm của chính Qualcomm dựa trên silicon ban đầu và có khả năng các điểm chuẩn độc lập vẽ nên một bức tranh khác, mà chúng tôi sẽ cập nhật cho độc giả trong tương lai.