Nagare Labs hé lộ công nghệ Z2RAM: Mang tốc độ SRAM và mật độ DRAM lên chip AI

Nagare Labs, một công ty spinout từ Georgia Tech được hậu thuẫn bởi Pat Gelsinger, cho biết công nghệ Z2RAM của họ có thể mang lại bộ nhớ có tốc độ tương đương SRAM nhưng với mật độ của DRAM, được đặt trực tiếp lên trên các chip AI. Các tài liệu nghiên cứu của nhà sáng lập cho thấy một tế bào nhớ đang cải tiến nhanh chóng, qua thử nghiệm ở nhiệt độ lên tới 85 độ C, có khả năng giữ dữ liệu trong hơn 300 giây. Thế hệ đầu tiên (Gen 1) dự kiến sẽ đạt mật độ gấp 5 lần SRAM với sáu lớp chồng lên nhau, tốc độ nhanh gấp 14 lần DRAM và tiêu thụ năng lượng đọc ít hơn 3 lần so với SRAM.

Các chip AI đòi hỏi băng thông rất lớn và việc đạt đủ sản lượng bộ nhớ băng thông cao (HBM) để cung cấp cho chúng là một thử thách. Ngay cả khi các nhà sản xuất có thể làm được, một số hãng được cho là sẽ chọn ít lớp hơn vì lý do sản lượng, bên cạnh vấn đề nhiệt độ. Nhiệt độ cũng là lý do khiến zHBM của Samsung, vốn xếp DRAM trực tiếp lên bộ xử lý, dự định chỉ có khoảng bốn lớp.

Các giải pháp thay thế bao gồm flash băng thông cao, vẫn đang trong quá trình phát triển, xếp chồng NAND giống như HBM và nằm bên cạnh GPU, hoặc SRAM được xếp chồng trực tiếp lên die, có mật độ thấp hơn và đắt hơn về dung lượng, nhưng lại nhanh hơn. DRAM, vốn có dung lượng lớn hơn, có thể nằm phía trên phần tính toán, nhưng nhiệt độ hạn chế khả năng hoạt động của lớp logic bên dưới.

Giới hạn đó đã định hình con đường thiết kế bộ nhớ xếp chồng của các nhà sản xuất chip. Ví dụ, kế hoạch vHBM của Micron bao gồm các cấu trúc tản nhiệt. Với HBM được xếp chồng lên die logic và DRAM cần được duy trì ở mức 95 độ C trở xuống, lượng nhiệt tỏa ra của lớp logic bị giới hạn ở mức 220 W/cm², hoặc 300 W/cm² với các vias nhiệt tốt hơn, theo một mô phỏng năm 2025 từ nhóm của đồng sáng lập Shimeng Yu. Nagare Labs cho biết hiệu năng tính toán đỉnh đã tăng 70% mỗi năm trong ba thập kỷ qua, trong khi băng thông bộ nhớ chỉ tăng 20%.

Công ty mô tả Z2RAM của họ là "Hai transistor và một lớp chắn. Không có tụ điện," trong đó một transistor ghi đặt điện tích lên một nút lưu trữ và lớp chắn ngăn chặn các nhiễu từ ô nhớ láng giềng. Transistor đọc có thể cảm nhận mà không làm cạn kiệt điện tích. Trong một ô khuếch đại như thế này, điện dung cổng của transistor đọc giữ điện tích, do đó các lần đọc không mang tính phá hủy và ô nhớ tránh được việc ghi lại (write-back) của DRAM. Nagare hướng tới mức dưới một picojoule mỗi bit.

Nagare xây dựng Z2RAM bằng cách lắng đọng các lớp của nó lên trên bộ tăng tốc và tạo mẫu chúng "cùng nhau trên một die", giống như cách flash 3D NAND mở rộng bằng cách thêm các lớp. Không có interposer và không có mối nối giữa các lớp bộ nhớ, đó là một phần bí quyết công nghệ. Một lần phơi sáng quang khắc bao phủ nhiều lớp cùng lúc và các công cụ DUV 300 mm tiêu chuẩn là đủ, không cần EUV. Lộ trình hiện tại đang hướng tới hơn 100 lớp với "hàng trăm nghìn" kết nối theo chiều dọc.

Việc giữ lại dữ liệu ở nhiệt độ cao hơn là một thách thức và là điều mà các nhà sáng lập đã nghiên cứu nhiều lần qua các thử nghiệm của họ. Một bài báo năm 2020 từ nhóm của đồng sáng lập Suman Datta, về ô nhớ hai transistor oxit indium pha tạp vonfram, có thời gian lưu giữ là 1 giây ở 25 độ C và chỉ 300 mili giây ở 85 độ C. Một bản cập nhật vào năm 2025, có Datta là đồng tác giả, bổ sung transistor thứ ba và loại bỏ phần chồng chéo cổng khỏi các transistor của nó, quản lý hơn 1.000 giây ở 25 độ C, tăng từ 200 giây đối với các loại có phần chồng chéo. Nó cũng mô phỏng bộ nhớ đệm L2 của GPU với dung lượng gấp đôi SRAM nhưng có cùng diện tích với tích số năng lượng-độ trễ-diện tích thấp hơn 75-80%.

Sáu tháng sau, cả hai nhà sáng lập đều trình diễn một ô nhớ ba transistor "gấp khúc tăng cường bất đối xứng" giữ dữ liệu trong hơn 300 giây ở 85 độ C, so với chỉ 100 mili giây đối với thiết kế ba transistor thông thường. Con số đó vẫn thấp hơn mức khoảng 95 độ C mà Nagare cho biết DRAM phải giữ ở dưới, vì vậy cả các ô nhớ đã công bố của nhà sáng lập lẫn Z2RAM đều chưa cho thấy khả năng giữ dữ liệu vượt quá mức đó. Ô nhớ tăng cường này cũng "không cần làm mới" (refresh-free), có nghĩa là dữ liệu trong bộ nhớ đệm cấp cuối cùng của GPU, được cấu hình từ các tác vụ AI, không có đủ thời gian để suy giảm trước khi nó được ghi đè.

Không gian vật lý cũng bị hạn chế đối với ứng dụng này và các nhà sáng lập dự kiến ô nhớ tăng cường của họ có kích thước 0,0168 µm² ở tiến trình 7nm, so với 0,0199 µm² đối với ô SRAM mật độ cao trên tiến trình 3nm (N3) của TSMC. Một nghiên cứu riêng từ nhóm của Yu cho thấy bộ nhớ đệm 256MB gồm bốn tầng sử dụng ô khuếch đại hai transistor ở 7nm có thể đạt mật độ bit gấp 5,7 lần so với SRAM 7nm trong cùng một diện tích, theo mô phỏng. Tuy nhiên, lợi tức đầu tư giảm dần sau bảy hoặc tám tầng do mặt nạ quang khắc phải mở rộng theo các lớp. Tuyên bố sử dụng một lần quang khắc duy nhất của Nagare Labs có tiềm năng bỏ qua giới hạn này.

Điều đó chưa được chứng minh và chưa có gì được công bố cho thấy điều đó. "Chúng tôi đang ở giai đoạn nguyên mẫu phòng thí nghiệm theo nghĩa đen," Datta chia sẻ, đồng thời cho biết thêm rằng việc lấy mẫu các ô Z2RAM dự kiến diễn ra trong vòng bốn năm và các lô hàng sản xuất thương mại, nếu thành công, sẽ đến trong thập kỷ tới. Yu nói với tờ báo rằng hiện chưa có tiêu chuẩn nào tồn tại để tích hợp loại bộ nhớ này với bộ tăng tốc, có nghĩa là Nagare có thể phải tự nghĩ ra giao diện đó. Datta cũng đề cập đến độ tin cậy, vì các hiệu ứng đơn điện tử có thể dịch chuyển ngưỡng của ô nhớ đủ để làm sai lệch bit được lưu trữ. Vẫn còn phải xem liệu các ô ba transistor được thử nghiệm có hoạt động đủ tốt như một sản phẩm hai transistor với một lớp chắn duy nhất hay không.

Ngay cả khi Nagare vượt qua được những trở ngại đó, một trở ngại quan trọng hơn vẫn còn tồn tại: Họ hiện chưa có nhà máy sản xuất (fab). Kế hoạch mở rộng quy mô phụ thuộc vào việc tìm kiếm đối tác để chế tạo cũng như đóng gói. Nagare được cho là đang tìm kiếm một đối tác fab R&D để có thể mở rộng quy mô vượt ra ngoài phòng sạch của trường đại học. Có lẽ loại bộ nhớ trên vi xử lý tương tự nhất đang được xuất货 hiện nay, và là loại mà Datta đã dẫn chứng như một mô hình để làm việc với các nhà sản xuất chip, chính là 3D V-Cache của AMD.

Z2RAM không phải là loại bộ nhớ không tụ điện đầu tiên hứa hẹn cải thiện mật độ gấp 5 lần so với SRAM; nó nối gót Z-RAM của Innovative Silicon từ 20 năm trước, một công nghệ mà AMD đã cấp phép nhưng không theo đuổi. Một bài báo của Georgia Tech dự kiến xuất hiện tại hội nghị IEDM vào tháng 12 sẽ đề cập đến một thiết bị khác, một ô nhớ một transistor kết hợp một transistor sắt điện, nhắm vào cùng khoảng cách giữa độ trễ của SRAM và mật độ của DRAM.

Gelsinger, cựu CEO của Intel - công ty khởi đầu là một nhà sản xuất bộ nhớ, đã loại bỏ Optane, một loại bộ nhớ không bay hơi có độ trễ thấp, để chuyển sang CXL. Optane từng tìm cách thu hẹp khoảng cách giữa lưu trữ không bay hơi chậm hơn như HDD, SSD tiêu chuẩn và DRAM. Giờ đây, ông ngồi trong hội đồng quản trị của Nagare, và công ty đầu tư Playground Global, nơi ông là đối tác chung, đã dẫn dắt vòng gọi vốn 5 triệu USD của startup này khi Nagare tìm kiếm giải pháp cho một vấn đề khác nhưng có liên quan.

Nagare từ chối chia sẻ các số liệu đo lường về khả năng giữ dữ liệu, độ trễ hoặc năng lượng. Ô nhớ tăng cường của các nhà sáng lập đã giữ dữ liệu ở 85 độ C lâu hơn mức một bộ nhớ đệm cần, nhưng cho đến khi một ngăn xếp Z2RAM nhiều lớp được xây dựng từ nhà máy được đo đạc thực tế, bao gồm cả khả năng giữ dữ liệu trên 95 độ C, các thông số chính của nó vẫn chỉ là những dự phóng.