Lãnh đạo Intel tự tin: Kém TSMC vài phần trăm hiệu năng không quan trọng bằng quy mô

Lãnh đạo Intel tự tin: Kém TSMC vài phần trăm hiệu năng không quan trọng bằng quy mô

Chris Auth, phó chủ tịch kiêm tổng giám đốc phụ trách phát triển sản xuất và tương tác khách hàng của Intel, tin rằng công ty của ông có lợi thế tốt hơn trong việc sử dụng máy quang khắc High NA EUV so với TSMC. Auth đã đưa ra những nhận định này trong chương trình podcast Dwarkesh, nơi ông giải thích rằng vì Intel áp dụng công nghệ cấp nguồn mặt lưng cho các sản phẩm của mình, hãng có thể in mạch trực tiếp bằng máy High NA EUV.

Podcast này cũng có sự tham gia của Giám đốc Công nghệ (CTO) của hãng là Pushkar Ranade, người giải thích rằng việc bắt kịp TSMC chỉ là vấn đề quy mô chứ không phải công nghệ.

Phó chủ tịch Intel cho biết công nghệ cấp nguồn mặt lưng giúp hãng sử dụng máy High NA EUV

Vì máy quang khắc High NA EUV làm tăng độ phân giải của ánh sáng trên tấm wafer để cho phép khoảng cách bước mạch (pitch) nằm trong khoảng từ 16 nanomet đến 8 nanomet, nó cho phép các nhà sản xuất chip tiết kiệm chi phí bằng cách chỉ yêu cầu một lần chiếu duy nhất. Trong lĩnh vực quang khắc, bước mạch là khoảng cách giữa hai chi tiết và các nhà sản xuất như TSMC thường in các chi tiết theo từng giai đoạn vì một giai đoạn đơn lẻ không phải tuân thủ các bước mạch ngặt nghèo như khi thiết kế được in trong một giai đoạn duy nhất.

Phát biểu tại podcast Dwarkesh, Chris Auth của Intel nhận xét rằng công ty của ông sẽ có thể dựa vào công nghệ High NA vì các yêu cầu về bước mạch không quá khắt khe như của TSMC. Điều này cho phép dung sai lỗi được nới lỏng hơn, do các bước mạch thưa hơn làm giảm nhu cầu về độ chính xác khi in mạch.

Theo ông:

"Chúng tôi sử dụng cấp nguồn mặt lưng, điều đó có nghĩa là bạn thực sự giảm bớt một số yêu cầu về bước mạch ở mặt trước. Và điều đó cho phép bạn in trực tiếp bằng máy High NA. TSMC phải chạy các bước mạch rất khắt khe vì họ không có cấp nguồn mặt lưng và họ không thể làm điều đó với High NA nên họ phải sử dụng phương pháp quang khắc EUV hai lần."

Auth cho biết thêm rằng tiến trình 14A hiện là "một lựa chọn trong bộ công cụ thiết kế PDK ngày hôm nay và chúng tôi đang thảo luận vấn đề này với từng khách hàng."

Thông qua công nghệ cấp nguồn mặt lưng, Intel chuyển mạch điện cấp nguồn trên một con chip sang mặt sau của tấm wafer silicon. Điều này giải phóng không gian cho các mạch ở mặt trước của wafer, nơi đặt các bóng bán dẫn điện toán và các mạch truyền dữ liệu giữa chúng. Các tuyên bố của Auth xác nhận rằng hãng hiện đang tập trung vào tiến trình 14A với công nghệ này, trong khi một số báo cáo trước đó đã thảo luận về việc sử dụng nó trên nút 18A.

Tiếp tục nói về TSMC, CTO của Intel, Pushkar Ranade, cũng thảo luận về nỗ lực của công ty trong việc cạnh tranh với hãng gia công chip theo hợp đồng của Đài Loan. Ranade thừa nhận rằng TSMC "hiện là nhà sản xuất wafer lớn hơn nhiều so với chúng tôi" và nói thêm rằng "việc bắt kịp về quy mô sẽ là một quá trình chậm chạp. Và là một quá trình dần dần."

Tuy nhiên, ông cho biết thêm rằng khi nói đến việc bắt kịp về công nghệ, Intel "đã đạt được điều đó." Mặc dù Intel "có thể kém hơn một chút về hiệu năng, công suất hoặc mật độ diện tích, nhưng bạn biết đấy, việc so sánh chuẩn mực kiểu như xưởng đúc này đi trước hay xưởng đúc kia đi sau" chỉ có ý nghĩa khi một công ty bị tụt lại "cả một thế hệ."

Nhấn mạnh rằng việc thực thi là sự khác biệt cốt lõi giữa Intel và TSMC, Ranade cho biết:

"Vì vậy, bạn biết đấy, bạn có thể chênh lệch vài phần trăm nhưng bạn phải đúng hạn. Việc thực thi của bạn phải sao cho tỷ lệ thu hồi sản phẩm (yield) rất cao để hỗ trợ cho việc sản xuất hàng loạt với quy mô rất lớn và rất nhanh chóng. Điều đó thực sự quan trọng hơn việc bắt kịp vài phần trăm về hiệu năng hoặc diện tích."

Trong khi Intel liên tục bày tỏ sự lạc quan về công nghệ tiến trình sản xuất 14A của mình, các báo cáo về chuỗi cung ứng cũng chỉ ra rằng TSMC đang đẩy nhanh tiến độ sản xuất để củng cố thêm tuyên bố của Ranade.

Một phát triển lớn gần đây trong ngành công nghiệp bán dẫn là việc xếp chồng các bóng bán dẫn loại n và loại p. Hai bóng bán dẫn này là xương sống của hoạt động sản xuất hiện đại, và IBM gần đây đã công bố phương pháp xếp chồng như một phần trong kế hoạch cho nút tiến trình 0.7 nanomet.

Jack Kavalieros, Phó chủ tịch phụ trách Nghiên cứu Linh kiện và là nghiên cứu viên cao cấp tại Intel, đã thảo luận về những khó khăn trong cách tiếp cận này. Theo ông:

"Những gì từng là các kết nối ở phía trên hoặc thậm chí ở phía dưới như bạn đã thấy từ thông cáo báo chí của chúng tôi, giờ đây phải đi theo chiều dọc ở giữa các bóng bán dẫn. Và đó là một thách thức mới. Bởi vì tỷ lệ khung hình của việc tạo ra các rãnh và lấp đầy các rãnh đó ngày càng trở nên khó khăn hơn. Vì vậy, việc này không đơn giản là xếp chồng các bóng bán dẫn vì bạn vẫn phải suy nghĩ về việc kết nối chúng với nhau."

Vấn đề với việc lấp đầy có thể để lại khoảng trống không khí và các lỗ hổng, ông cho biết thêm.